Generador de seqüències de test per circuits integrats NMOS.
Ferrer Ramis, Carles ; Deschamps, Jean Pierre ; Oliver Malagelada, Joan ; Carrabina Bordoll, Jordi ; Valderrama Vallés, Elena
Qüestiió, Tome 11 (1987), p. 81-91 / Harvested from Biblioteca Digital de Matemáticas
Access to full text

El generador de secuencias de ensayo que se presenta en este artículo utiliza una descripción del circuito a nivel de transistor que representa las redes de transistores de enriquecimiento de las funciones lógicas NMOS mediante grafos no orientados. Para la generación de vectores de ensayo se emplea el algoritmo D, habiendo desarrollado un método enumerativo de búsqueda de caminos en la parte superior del grafo, a partir del camino mínimo que pasa por el flanco que representa el transistor afectado por el fallo.

Publié le : 1987-01-01
DMLE-ID : 2735 
@article{urn:eudml:doc:40079,
     title = {Generador de seq\"u\`encies de test per circuits integrats NMOS. },
     journal = {Q\"uestii\'o},
     volume = {11},
     year = {1987},
     pages = {81-91},
     zbl = {1167.94345},
     language = {ca},
     url = {http://dml.mathdoc.fr/item/urn:eudml:doc:40079}
}

Ferrer Ramis, Carles; Deschamps, Jean Pierre; Oliver Malagelada, Joan; Carrabina Bordoll, Jordi; Valderrama Vallés, Elena. Generador de seqüències de test per circuits integrats NMOS. . Qüestiió, Tome 11 (1987) pp. 81-91. http://gdmltest.u-ga.fr/item/urn:eudml:doc:40079/